设计技巧
1.垂直走线减小寄生电容
2.PMOS可以用NGR环接衬底
3.NMOS可以用PGR环接衬底
4.由于GT与AA需要有一定距离，连接GT在一起时需要“浮光掠影”
器件的组合与暂时取消组合
PMOS
· 实际电路如下图所示：
· 一般习惯于把许多Pmos放在一起，用一个大N阱连接！
NMOS
结构图如下：
注意：此处衬底接到的是SUB（黑色背景），一般在附近打一个PGR上去就可以了
Layout-Day8-Layout上机实验
一.常用快捷键
Shift+F/Ctrl+F:隐藏/显示图层
P:画patch
P+F3:修改线宽
O:添加Via或者CT
K:标尺
A:标齐（按下后点击两条边）
L:创建Label
E:打开display options
F4:导线跟随Move模式
shift+g:自动添加guard ring
鼠标中键:旋转器件
R:画矩形
二.LayOut的创建
Step1.导入Mos器件
接下来有两种方法，一种是手动添加IOpin，另一种自动添加：
如果自动添加IOpin，注意修改IOpin所在的layer：
Step2.设置窗口
先按下E键：
三.DRC检查
· 首先打开Calibre→Run nmDRC(如果没有Calibre的话可以在网上找一下安装Calibre的教程)
然后修改rule为给定PDK的DRC文件即可
点击Run DRC
四.LVS检查
1.修改rule选项(同DRC中的操作)
2.修改Inputs→Netlist
3.点击Setup→LVS Options，并修改：
4.修改Unused device options(打开AB、RC):
5.如果出现下述内容，请设置Pin角，并且按下L给端口打上Label：
Pin角创建：
五.PEX后仿参数提取与后仿
1.修改PEX Rules
如果找不到.pex文件(.rcx文件)，可以尝试用.lvs文件代替
2.Inputs→Netlist修改
3.进行Outputs选项修改：
4.设置gnd
5.设置Vdd、gnd端口
6.设置Include Files(非必须，如果报错了需要做)
7.设置x-Cells（非必须）
8.单击Run PEX后，跳出如下窗口：需要修改圈中的选项，并且修改Cellview文件（这个Cellview在你的PDK中的Calibre中PEX文件夹里头）
9.单击OK，保存，在原来的Cell中出现Calibre：
检查Calibre中端口是否与原端口一致
如果不一致，则有两种解决方法:
第一种：把pin角全部改成大写
第二种：在PEX的Rules加入两句话：
10.创建一个Testbench，并在Setup→Environment中
Switch View List中插入一个calibre，如图所示即可，保存，正常进行仿真
注：不能在与原电路同一个schematic里头进行仿真，一定要建立一个testbench!
五.设计注意
①layout请在schematic中打开，否则会出现端口不显示的情况
②别忘了画衬底！！！
③pmos的衬底是NWELL，nmos的衬底是sub，别忘了给pmos画NWELL（并且衬底也要画）
Layout-Day7-数字电路布局布线特点
Layout-Day6-FloorPlan与ESD静电保护
Layout-Day5-噪声
一.噪声源类型
（1）Cross Talk：串扰
产生：电容耦合产生（$mV$级别）
（2）Near-Field：近场电磁干扰
产生：信号在Metal线中高频信号产生电磁场，并在另一个Metal线中感应处电磁信号
（3）衬底噪声
产生：噪声通过衬底（$IR-drop$使得衬底电压不为$0$）耦合过去，也有可能耦合到Metal线上（通过电容）
二.解决方法
（1）同轴线屏蔽
（2）电磁串扰屏蔽
（3）如果信号线就是$M1$：N阱屏蔽
★（4）Guard-Ring（衬底噪声）
· 噪声被$P+$相连的$GND$吸收，或者被反向偏置的$PN$结弹回；
→种类：
1.PGR
2.PGR-NGR-PGR：两个PGR不能共地防止NGR被短路
原理：两个PGR能吸收两次衬底噪声，而PGR与NGR构成高阻PN结，回弹噪声！
3.PGR-Deep Nwell-PGR（阻止衬底噪声深层传播）
缺点：DNW占地面积特别大，而且DNW需要与NWELL有一定交叠
4.PGR-DNW-PGR(Covered By DNW)
（5）Decoupled Power Rails
· 通过导线间的寄生电容作为滤波电容，过滤电源与地中的高频串扰
（6）密勒效应的解决：
· 防止Gate处的寄生电容过大，应该让Gate与Drain之间连线的重合度更小一点。
如下图，我们倾向于用$A$作为Drain！
Layout-Day4-匹配
TradeOff:matching vs parasitics
一.非理想因素
1.LOD、WPE、PPE
该现象应该在设计时被考虑
①STI Stress(LOD):浅沟槽隔离应力
（1）产生：有源区(ACT)与场氧区(STI)的热膨胀系数不同，STI给ACT的沟道一个力，使其特性偏离原有特性（可以达到$20\%$的$g_{m}$）
STI Stress可以由PEX提取出来进行后仿
（2）解决：①把源漏区画的大一点，让STI离沟道远一点②或者加dummy管阻隔STI
②$WPE$阱偏效应
（1）产生：NWell边缘的离子浓度高
（2）解决：加dummy管，原理阱边缘
③PPE多晶硅效应
（1）产生：Gate靠近Gate（元器件周围环境）不一致导致刻蚀速度的不同
解决方法：
· 加入dummy，让每个Unit Device周围环境一样
2.Metal over transistor
（1）产生：最后一步注入$H_{2}$清洗掉多余氧原子时，金属层覆盖阻碍了$H_{2}$进入底部；
（2）解决：沟道($mosfet$)上方不要去覆盖金属
3.Asymmetry：源漏非对称
（1）产生：加工时，离子是倾斜注入的（防止注入过深）
（2）解决：
①A与B的Gate方向应该平行
②对于单个mos而言，可以用finger/multiplier进行拆解（D、S都减去一部分，比值不变）
4.Gradients 热梯度
（1）产生：热梯度使得$t_{ox}$不同，栅氧层厚度不同，使得$V_{th}$就不同
（2）解决：
①一维度的情况：共轴心
· 叉指排列为：AABBAABB（轴心靠近）/ABBAABBA（轴心重合）
②二维的情况：共质心
· 拆成更多的管子则可以抑制高阶的非线性梯度
常见的排列：
一个例子（用了poly层连线）
5.Side etching(侧边刻蚀)
（1）产生：刻蚀时造成元器件的比值特性改变
（2）解决：$UnitDevice$
6.Random mismatch随机失配
（1）解决：加大尺寸($\sigma _{\Delta P} = \frac{A_{p}}{\sqrt{WL}}$)
二.电容的匹配方法
1.$C_{1}C_{2}$共质心
2.周围要围上dummy（dummy不一定要与$C_{1}、C_{2}$大小相同，需要让dummy每个电容环境一样）
①dummy管一定要短路（上下极板接地）
②dummy管最好用multiplier
③用Unit capacitor
④加guard ring减小电容噪声
★⑤连线长度要相等
⑥要远离power device与应力区（热梯度）
⑦要使用更大的单位电容(Random mismatch)
⑧电源上方要没有Metal线（Metal over transistor）
三.Symmetry at Transistor V.S. Symmetry at Top-level
Layout-Day3-MosFET-电容-电阻
一.MOSFET
$NMOS$在$P+$上，$PMOS$在$N+$上
(1)组成：$active-area+poly-silicon$
★(2)保证良好的$Connection$：
(3)大$W/L$管
→直接做的缺点：
①寄生电容大 ②$R_{gate}$很大，会引起信号畸变
③不能在沟道上画$CT$
→采用$finger$:
减少寄生电容、电阻（大幅下降）
(4)TGO光刻层：
1.8V器件栅氧薄、3.3V栅氧厚，TGO层能区分此二者
二.电容
(1)poly-poly(要工艺支持双层poly)
一般只有$>350nm$才可以用.
(2)Metal-Metal
①mim
· 蓝色的是一个$Via$，连接到在$M3$与$M4$之间的$MCT$层上以减小$d$，增大电容
②mom
· 叉指结构
影响电容精度的因素：
三.电阻
①离子注入型电阻
· 钳位：在$Nwell$表面进行$P^{+}$注入以减小电阻噪声
②$Poly$电阻
注入$N^{+}$与$P^{+}$可以减小其电阻
注意：有些电阻的衬底需要接地
Layout-Day2-版图层次与失效机理
一.版图的层次
1.金属互联层
· 180nm下，金属互连层的典型厚度为$0.5\mu m$
(1)电阻估算
$R=R_{square,方块}·\frac{W}{L}$
(2)电容估算(注意单位)
①Plate Cap: 上下表面电容$/\mu m ^2$
②Fringe Cap: 边缘电容 $/\mu m$
2.Via层
$M_{1}→M_{2}$使用的是$Via1$
3.$ACT$层
形成$mosfet$的位置，其余用栅氧或$STI$隔离
4.$Poly$层
形成$Gate$，也可以充当导线（但是$R_{U}$极大，约比Metal层大了几千倍）
★二.失效机理
1.Antenna effect:天线效应(长宽金属线)
· 在加工刻蚀过程中，$Metal$吸收大量带点离子，使得$Metal$电压过高，击穿$Mosfet$
解决：
①高层次跳线（因为$M2$比$M1$加工慢一步)
②$PN$结反向击穿特性泄放
2.Soft connection 软连接(忘记画衬底)
· 忘记画衬底，衬底由于$IR-Drop$，使得衬底电压不为$0/V_{DD}$
3.Latch-up(闩锁效应，同时出现大pmos、nmos)
· 同时出现大pmos、nmos（比如反相器）时，$p-sub$与$N-well$有电流经过时，$Latch-up$通过正反馈被打开，从而在$V_{DD}-gnd$间形成一个短路回路。
★解决:加入$guard-ring$，让$Y$锁定在$V_{DD}$，$X$锁定在$gnd$
4.$Electro-migration$ (电迁移，大电流烧断现象)
大电流撞击使得金属原子丢失，从而形成自身断路或者导线间短路。
解决：看手册决定$L$，注意也要考虑$Via、CT$
注意：由于趋肤效应，最好并联导线而非连接成一大块
5.$Metal-stress$金属应力(大宽$Metal$线)
· 在加工时由于温度等因素大$Metal$受到应力而断裂或者褶皱
解决：在$Metal$上打空洞
6.$Density$密度(要达到一定密度)
· 原因：在打磨$wafer$时，$FOX(SiO_{2})$耐打磨，而$Metal$不耐打磨，从而芯片被打磨的地方会不平整
但是$fab$厂一般会有自动化工具给你加上$Metal$，从而引入寄生电容，因此，为了避免这种问题，最好自己处理了。
Layout-Day1-集成电路版图引言
引言
1.Tapeout(流片) Flow
2.OPC:光学衍射校准
3.Transistor参数
一.工艺过程
层次：$Nwell$、有源($ACT$)、$Poly(Gate)$、$CT(Contact)/Via$、$Metal$
工艺过程：
①Nwell光刻
· 为了产生$pmos$，需要制作$N+$衬底，光刻处一个N阱
②有源区光刻
· 为了让Gate、源漏的位置空出来，其他地方填充场氧
③$Poly$多晶硅光刻
· 刻出Gate
④$N+、P+$光刻粒子注入
⑤$Via$层、$CT$层、$Metal$层互联……
二.DesignRule
①width/length
②size(正方形边长)，用来约束$Via$的
③spacing:层与层或不同层之间的间距
④enclosure:包裹
⑤extension:延出
⑥overlap:交叠
DRC: design rule check
LVS: Layout VS schematic
PEX: 寄生参数提取
Digital-IC-Day1-导论
一.电压传输特性($f-VTC$)
(1)开关阈值电压：$V_{m}=f(V_m)$
(2)过渡宽度$TW$：
噪声容限：
（1）低电平：$NM_{L}=V_{IL}-V_{OL}$
（2）高电平：$NM_{H}=V_{OH}-V_{IH}$
★二.再生性
（1）定义：不确定信号经过$N$个门后变成有效信号。
（2）★再生条件：过渡区$A_{v}(斜率)>1$，合法区域$A_{v}(斜率)<1$
（3）判断方法：反函数蛛网法
三.抗噪能力与噪声的类型
1.噪声的类型
(1)正比噪声($V_{SW}$为信号摆幅)
与信号的摆幅成正比的噪声$gV_{SW}$
(2)白噪声
白噪声$fV_{Nf}$
2.噪声容限
$V_{SW}≥\frac{2\Sigma f_{i}V_{Nf}}{1-2\Sigma g_{j}}$
当$g$很大的时候，应该减少$g$，此时增大$V_{SW}$作用不大.
四.传播时间与上升下降时间
①上升/下降时间：$t_{r}、t_{f}$
②传输时间：$t_{p}=\frac{1}{2}(t_{PHL}+t_{PLH})$
★③传输时间测量方法:环振
(1)环振条件：①奇数个反相器②$2N_{tp}>>t_{r}+t_{f}$
(2)环振周期：$T=2t_{p}N$
注：环振测试出来的传输时间十分理想，因为在该测试条件下，寄生负载较小，因为扇入扇出均为$1$
★五.$RC$网络
（1）传播延时：
①$t_{50\%}=\tau ln2=0.69\tau$
②$t_{10\%→90\%}=\tau ln9=2.2\tau$
（2）网络功耗：
从$0→V$时，有$\frac{1}{2}CV^2$的热量发生在电阻上，从$V→0$时，也有$\frac{1}{2}CV^2$的热量发生在电阻上.